工作性質：FPGA設計、芯片設計
工作崗位：工程師
招聘性質：全職
工作地點：浙大杭州國際科創中心水博園區
崗位背景
浙大集成電路學院、浙大信息與電子工程學院與浙大科創中心誠意邀請對下一代無線通信系統芯片設計研究與開發具有極度熱情的人才加入我們的團隊。我們正在尋找擁有相關技能的芯片設計工程師，圍繞算法IP核，開發相應的芯片微架構、系統架構以及板級解決方案。這是一個非常注重實踐的崗位，并將會在下一代無線通信技術的產品化及其產業化中發揮重要作用。
同時，團隊正在醞釀全新的科學公司從事成果轉化。您的工作將會通過科學公司轉化成商用的圍繞5.5G和6G標準的IP核產品，部分工作也會參與6G推標；您也會與科學公司一起成長，產生重大的社會與經濟影響力！
主要職責
•和浙大、浙大科創中心科研與開發團隊合作，圍繞下一代無線通信技術的算法IP 核實現芯片微架構設計、開發、驗證、FPGA 實現和文檔編制
•使用 SystemVerilog 開發算法IP 核的 RTL 實現
•使用 SystemVerilog和 DPI 為無線通信系統的 RTL 實現開發測試平臺(testbench)
•充分發揮RTL 設計、實現和驗證方面的技能，承擔項目責任，主導項目開發，為項目的成功和及時交付做出貢獻
•積極參與并遵守團隊的工程開發流程、方法、設計技術，并提出改進建議，以提高設計和產品質量的效率和質量
崗位要求
必要項
•本科及以上學歷，專業不限
•具有3年或以上數字芯片設計的工作經驗
•掌握 RTL 語言（如SystemVerilog 、Verilog 、VHDL）
•掌握 STA 和 EDA 工具以及數字設計優化，以滿足 ASIC 或FPGA 的時序約束要求
•掌握腳本語言（如 Bash、Perl、Python、TCL）
•具有交付ASIC 或 FPGA的數字設計系統或子系統的經驗
•具有針對高吞吐量的數據或信號處理應用的時序和硬件資源優化的經驗
•具有使用仿真和綜合的相關 EDA 工具的經驗（如 QuestaSim、Synopsys VCS 、Synopsys Verdi、Intel Quartus、Xilinx Vivado、Synopsys DC Ultra 或 NXT、Cadence Genus）
•可熟練閱讀英文專業資料，編寫技術文檔、設計規范、用戶指南、驗證計劃
•具有團隊合作精神
•具有良好的書面、演示和口頭表達能力
加分項（非必要）
•熟悉無線通信信號處理算法（如信道均衡、信道估計、信道編碼、波束賦形或其他基帶模塊）
•具有使用 SystemC 設計建模和集成的經驗
•具有Lint check的經驗，和/或邏輯等價檢查LEC的經驗（如Formality/Conformal），和/或DFT設計的經驗
•了解 Git、Perforce 等版本控制工具，掌握高級版本控制技術
•了解 AXI 接口（如AXI MM、AXI Lite 和 AXI Streaming），并了解這些接口的 RTL 實現
•了解移動通信系統
•了解電信和/或半導體行業
聯系方式
投遞郵箱：taihai.chen@zju.edu.cn，郵件標題注明：應聘某某崗位+本人姓名
聯系電話：陳泰海，13760961935
為防止簡歷投遞丟失請抄送一份至：boshijob@126.com（郵件標題格式：應聘職位名稱+姓名+學歷+專業+中國博士人才網）
中國-博士人才網發布
聲明提示：凡本網注明“來源：XXX”的文/圖等稿件，本網轉載出于傳遞更多信息及方便產業探討之目的，并不意味著本站贊同其觀點或證實其內容的真實性，文章內容僅供參考。
